Red de conocimiento del abogados - Preguntas y respuestas jurídicas - Cuando xilinx FPGA llama al ip core, el módulo de nivel superior se sintetiza correctamente después de ser llamado, pero durante la implementación, siempre hay un problema con el mapa. ¿Cómo solucionarlo?
Cuando xilinx FPGA llama al ip core, el módulo de nivel superior se sintetiza correctamente después de ser llamado, pero durante la implementación, siempre hay un problema con el mapa. ¿Cómo solucionarlo?
También encontré este problema. Escribí la respuesta anterior incorrectamente
El último paso es agregar el PIN "CLK75MhZ/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE; Esta frase pasará.