Utilice la programación Verilog HDL para diseñar un circuito de registro de desplazamiento izquierdo y derecho de 8 bits.

módulo Verilog1(clk, ldn, k, d, q);

entrada clk, ldn, k

entrada [7: 0] d;

salida [7:0] q;

reg[7:0] d_reg, q_reg

siempre@(negedge ldn)

if(!ldn)

d_reg lt;= d;

siempre@(posedge clk)

comenzar

if( k)

inicio//derecha

q_reg[7:0] lt;= {1'b00, d_reg[7:1]};

fin

else q_reg[7:0] lt; = {d_reg[6:0], 1'b0};

end

asignar q = q_reg;

módulo final