vídeo tutorial de Labview

módulo contr_1(lod,clk,aq,qa,d); //Inicio del módulo

input[7:0] aq; //Ingresa un solo byte aq

input clk; // Señal de reloj de entrada

salida reg[7:0] qa; //La salida 8 es tipo de registro

salida reg[11:0]d; //Tipo de registro de salida de 12 bits

output reg lod; //Tipo de registro de salida

reg [1:0] qc //2 es el tipo de registro qc

initial begin qa='h19;d='b001100001100;end //Inicializar qa, d

always @(negedge clk) //Ejecutar la instrucción debajo de esto siempre en el flanco descendente del reloj

comenzar si (aq==0) lod=0; //

else lod=1; finalizar //Finalizar este proceso

siempre @( negedge lod ) // Ejecuta la instrucción debajo de esto siempre en el flanco descendente de LOD

begin qc=qc+1 //Obtiene el valor de qc

case (qc) / /Ejecutar la sentencia CASE

0 :begin qa='h19;d='b001100001100;end //qc=0

1 :begin qa='h03;d='b010100010100 ;end //qc=1

2 :begin qa='h09;d='b100001100001;end //qc=2

3 :begin qa='h03;d= 'b100010100010;end //qc=3

default :qa='h00; otros valores

endcase //Finalizar caso

end //Finalizar este proceso

endmodule // Finalizar módulo