Patente de apilamiento de envases
Samsung escribió en el estado financiero: "Fortalecer su liderazgo tecnológico a través de la primera producción en masa del mundo de tecnología GAA de 3 nanómetros". (Superar el crecimiento del mercado al mantener el liderazgo en la tecnología de proceso GAA y adoptar estrategias de precios para garantizar el futuro). inversión y aumentar la producción y participación de nuestros procesos avanzados)
La tecnología de proceso 3GAE de Samsung es el primer proceso que utiliza transistores GAA, que Samsung llama oficialmente transistores de efecto de campo de canal de puente múltiple (MBCFET).
Samsung lanzó oficialmente los nodos 3GAE y 3G 3GAP hace unos tres años. Samsung dijo que el proceso logrará una mejora del rendimiento del 30%, una reducción del 50% en el consumo de energía y hasta un 80% de densidad de transistores (incluida una combinación de transistores lógicos y SRAM). Sin embargo, queda por ver qué tan bien funciona realmente la combinación de rendimiento y consumo de energía de Samsung.
En teoría, GAAFET tiene muchas ventajas sobre el FinFET utilizado actualmente. En un transistor GAA, el canal es horizontal y está rodeado por la puerta. Los canales GAA se forman mediante epitaxia y eliminación selectiva de material, lo que permite a los diseñadores sintonizar con precisión el canal del transistor ajustando su ancho. Se logra un alto rendimiento a través de canales más amplios y un bajo consumo de energía a través de canales más estrechos. Esta precisión reduce significativamente la corriente de fuga del transistor (es decir, reduce el consumo de energía) y la variabilidad en el rendimiento del transistor (suponiendo que todo funcione correctamente), lo que significa una entrega del producto más rápida, tiempo de comercialización y mayores rendimientos. Además, se espera que GAAFET reduzca el área de la celda entre un 20% y un 30%, según un informe reciente de Applied Materials.
Hablando de aplicaciones, su sistema de alto vacío IMS (Soluciones Integradas de Materiales) recientemente lanzado para formar pilas de óxido de compuerta tiene como objetivo resolver el principal desafío en la fabricación de transistores GAA, que es el espacio muy delgado entre el canal y la necesidad de depositar polisilicio. En poco tiempo se forman una capa de óxido de compuerta y una pila de compuerta metálica alrededor del canal. La nueva herramienta AMS de Applied Materials puede utilizar la deposición de capas atómicas (ALD), pasos térmicos y pasos de procesamiento de plasma para depositar capas de óxido de puerta tan delgadas como 1,5 angstroms. La máquina altamente integrada también realiza todos los pasos de dosificación necesarios.
3GAE de Samsung es una tecnología de fabricación "temprana" de 3 nm que será utilizada principalmente por Samsung LSI (el brazo de desarrollo de chips de Samsung) y posiblemente uno o dos otros clientes alfa de SF. Teniendo en cuenta que LSI de Samsung y otros primeros clientes de SF tienden a fabricar chips en grandes cantidades, se espera que la tecnología 3GAE sea ampliamente adoptada, suponiendo que el rendimiento y el rendimiento de estos productos cumplan con las expectativas.
La transición a nuevas estructuras de transistores suele ser arriesgada porque implica nuevos procesos de fabricación y nuevas herramientas. Otros desafíos son los nuevos métodos de diseño, reglas de planificación de plantas y reglas de enrutamiento introducidas por todos los nuevos nodos y abordadas por el nuevo software de automatización de diseño electrónico (EDA). Finalmente, los diseñadores de chips necesitan desarrollar IP completamente nueva, lo cual es costoso.
Medios extranjeros: la tasa de rendimiento de 3 nm de Samsung es solo del 20 %
Según el medio extranjero Phonearena, la fundición Samsung es la segunda fundición independiente más grande del mundo después del gigante TSMC. En otras palabras, además de fabricar chips Exynos diseñados por la propia Samsung, Samsung también fabrica chips basados en diseños presentados por empresas de terceros como Qualcomm en nombre de los clientes de la fábrica.
El procesador de aplicaciones (AP) Snapdragon 865 está fabricado por TSMC utilizando su nodo de proceso de 7 nm. En el chipset Snapdragon 888 de 5 nm, Qualcomm regresó a Samsung y continuó confiando en fundiciones coreanas para producir el Snapdragon 8 Gen 1 de 4 nm. Este es el AP que actualmente alimenta los teléfonos Android de alta gama fabricados por Samsung, Xiaomi y Motorola.
Sin embargo, en febrero, se informó que la tasa de rendimiento del OEM de Samsung en su nodo de proceso de 4 nm era solo del 35 %. Esto significa que sólo el 35% de las virutas cortadas de la oblea pasan el control de calidad. En comparación, TSMC logró un rendimiento del 70% al producir el Snapdragon 8 Gen 1 Plus de 4 nm. En otras palabras, en igualdad de condiciones, TSMC produjo el doble de chips que Samsung durante el mismo período.
Como resultado, TSMC finalmente recibió un pedido de Qualcomm para construir sus conjuntos de chips Snapdragon 8 Gen1 y SoC Snapdragon 8 Gen 1 Plus restantes. También suponemos que TSMC obtendrá la licencia para fabricar el Snapdragon 8 Gen 2 de 3 nm, incluso si Qualcomm necesita pagar una prima a TSMC para permitir que el fabricante exclusivo de este chipset fabrique suficientes chips en un corto período de tiempo.
Aunque Samsung ha dicho recientemente que su producción ha ido aumentando, un informe de Business Post afirmó que la producción de nodos de proceso de 3 nm de Samsung todavía está muy por debajo de los objetivos de la compañía. Si bien la arquitectura de transistores GAA (gate-all-around) de la fundición de Samsung se introdujo por primera vez en su nodo de 3 nm, colocándola en una posición de liderazgo sobre TSMC (que introducirá su arquitectura GAA de nodo de 2 nm), las primeras Los rendimientos de producción de 3 nm han estado en el rango del 10% al 20%.
No sólo es un rendimiento extremadamente bajo que Samsung necesita mejorar, sino que es incluso peor que el rendimiento del 35% antes mencionado que Sammy experimentó con el Snapdragon 8 Gen 1 de 4 nm.
Wccftech dijo que, según las fuentes, la primera "versión de rendimiento" del chipset GAA de 3 nm de Samsung que se enviará a los clientes a partir del próximo año puede ser en realidad un nuevo chip Exynos interno. Se informa que Samsung ha estado desarrollando una nueva serie de chips Exynos para sus teléfonos inteligentes, pero en este momento no está claro si se fabricarán utilizando el nodo de proceso GAA de 3 nm.
TSMC y Samsung pronto tendrán nuevos rivales, ya que Intel ha dicho que pretende asumir el liderazgo de procesos de la industria para finales de 2024. También fue el primero en adquirir alineadores de máscaras ultravioleta extrema (EUV) más avanzados.
Las máquinas EUV de segunda generación se denominan alta NA o alta apertura numérica. El NA de la máquina EUV actual es 0,33, pero el NA de la nueva máquina es 0,55. Cuanto mayor sea la NA, mayor será la resolución del patrón del circuito grabado en la oblea. Esto ayudará a los diseñadores y fundiciones de chips a crear nuevos conjuntos de chips que contengan incluso más transistores que los miles de millones que se utilizan actualmente en los circuitos integrados.
Esto también evitará que las fundiciones vuelvan a colocar obleas en máquinas EUV para agregar características adicionales a los chips. ASML dijo que los patrones de mayor resolución generados por las máquinas EUV de segunda generación proporcionarán una mayor resolución, lo que reducirá las características del chip en 1,7 veces y aumentará la densidad del chip en 2,9 veces.
Al adquirir esta máquina primero, Intel podrá dar un gran paso para recuperar el liderazgo de TSMC y Samsung.
El tiempo de producción de 3 nm de TSMC queda expuesto
Según el medio taiwanés "United Daily News" informó que en la competencia por las tres principales fundiciones de obleas, TSMC y Samsung están librando una feroz batalla. a 3 nm, atrayendo la atención de la industria mundial de semiconductores. Según la investigación, debido a retrasos en el progreso del desarrollo, el procesador de nueva generación de Apple todavía utiliza la versión mejorada N4P de 3 nm y 5 nm de TSMC este año, que recientemente ha logrado un gran avance. TSMC decidió tomar la iniciativa en la adopción de la segunda versión del proceso de 3 nanómetros N3B este año. En agosto de este año, lanzará obleas simultáneamente en el Centro de I+D Fase 8 de Hsinchu Factory 12 y en la Fábrica P5 de Conan 18. Factory, adopta oficialmente la estructura FinFET para competir con el proceso de acceso (GAA) de Samsung.
Según TSMC, la tecnología de proceso de 3 nanómetros (N3) de la empresa será otra generación de tecnología después de la tecnología de proceso de 5 nanómetros (N5). Cuando se introduzca la tecnología de proceso N3, será la tecnología de proceso más avanzada de la industria, con la mejor tecnología de transistores y PPA. En comparación con la tecnología de proceso N5, la densidad lógica de la tecnología de proceso N3 aumentará en aproximadamente un 70% y la velocidad aumentará entre un 10% y un 15% con el mismo consumo de energía, o el consumo de energía se reducirá en un 25%. 30% a la misma velocidad. El proceso de desarrollo de la tecnología de proceso N3 está en línea con las expectativas y avanza bien. En el futuro, proporcionará una plataforma completa para soportar comunicaciones móviles y aplicaciones informáticas de alto rendimiento. Se espera recibir un lote de productos de clientes en 2021. Además, se espera que la producción en masa comience en la segunda mitad de 2022.
Como se mencionó anteriormente, Fab 18 será la principal planta de producción de 3 nm de TSMC. Los datos muestran que el Fab 18 de TSMC Conan es el foco de la expansión de producción actual. P1p4** tiene cuatro fábricas de 5 y 4 nanómetros, P5 P8** tiene cuatro fábricas de 3 nanómetros y el Fab 18A de P1 P3 está en producción en masa. En cuanto a Fab 65438+ para P4 P6.
Mientras las empresas de diseño de chips todavía están "luchando por la capacidad de producción", el campo de fabricación de obleas es una historia diferente. Para los fabricantes de obleas, lo más importante ahora es el avance de los 3 nm. Quien tome la iniciativa en la producción en masa de 3 nm ocupará las alturas dominantes de la futura industria de fabricación de obleas e incluso afectará las hojas de ruta de productos de gigantes de chips como AMD y NVIDIA.
No hay duda de que en el nodo de 3 nm sólo TSMC y Samsung pueden competir actualmente, pero evidentemente Intel también está haciendo esfuerzos en procesos de fabricación avanzados. Sin embargo, a juzgar por noticias recientes, tanto TSMC como Samsung están experimentando dificultades en la producción en masa de 3 nm. El analista de Gartner, Samuel Wang, dijo que la rampa de 3 nm llevará más tiempo que los nodos anteriores.
Recientemente, un informe que cita fuentes de la industria de semiconductores reveló que TSMC supuestamente está teniendo dificultades con la salida del proceso de 3 nm. El rumor clave informado por las fuentes es que a TSMC le resulta difícil lograr rendimientos satisfactorios en su proceso FinFET de 3 nm. Pero hasta ahora, TSMC no ha reconocido públicamente ningún retraso en N3, sino que ha afirmado que está "haciendo buenos progresos".
Como todos sabemos, TSMC 3nm utiliza estructura FinFET en transistores. FinFET adopta una estructura tridimensional para aumentar el área de contacto de la puerta del circuito, haciendo así que el circuito sea más estable y logrando el objetivo de miniaturizar continuamente el proceso de fabricación de semiconductores. De hecho, los transistores FinFET que funcionan a 3 nm son más o menos el límite, y luego encontrarán problemas de límite físico, como fugas de control de corriente causadas por la miniaturización del proceso, pero TSMC aún lo elige, en gran parte porque puede operar sin cambiar la estructura de costos superior sin demasiadas herramientas de producción. Especialmente para los clientes, los costos de producción se pueden reducir sin demasiados cambios de diseño, lo que se puede decir que es una situación beneficiosa para todos.
Según datos anunciados anteriormente, en comparación con los chips de 5 nm, los chips de 3 nm de TSMC tendrán un aumento del 75 % en la densidad lógica, un aumento del 15 % en la eficiencia y una reducción del 30 % en el consumo de energía. Se informa que el proceso de 3 nm de TSMC comenzó la producción de prueba de riesgo en marzo de 2021 y se entregó en pequeños lotes. Se espera que la producción comercial comience en la segunda mitad de 2022.
Desde la perspectiva de la fábrica, las fases 4 a 6 de la fábrica Conan 18 en la provincia china de Taiwán son la base de producción en masa de 3 nm de TSMC. En cuanto a los clientes, como se puede ver en lo anterior, Intel, Apple y Qualcomm han elegido TSMC. El analista de Morgan Stanley, Charlie Chen, publicó recientemente un informe en el que afirma que TSMC ocupará una posición casi monopólica en el mercado de fundición de chips de 3 nanómetros en 2023, con una cuota de mercado cercana al 100%.
A diferencia de los problemas de rendimiento de TSMC, la dificultad de Samsung con los 3 nm radica en su retraso en la cantidad de IP patentadas con procesos GAA de 3 nm. Según informes de los medios coreanos, Samsung está preocupado por la falta de patentes relacionadas con el proceso GAA de 3 nm.
Samsung utiliza una arquitectura de transistores de puerta completa (GAA) para transistores. En comparación con los transistores FinFET de TSMC, el costo del proceso de 3 nm basado en GAA es definitivamente mayor, pero desde una perspectiva de rendimiento, los transistores basados en la arquitectura GAA pueden proporcionar mejores características electrostáticas que FinFET y cumplir con ciertos requisitos de ancho de puerta. Se puede ver que bajo el mismo proceso, el uso de la estructura GAA puede reducir el tamaño del chip.
Transistores planos, FinFET y FET GAA
En comparación con el proceso de fabricación de 5 nm, la tecnología GAA de 3 nm de Samsung mejora la eficiencia del área lógica en más de un 35 %, reduce el consumo de energía en un 50 % y mejora el rendimiento en un 30% %sobre. En junio del año pasado, Samsung anunció oficialmente que la tecnología de proceso de 3 nm se había implementado con éxito. Además, Samsung también anunció que lanzará una versión temprana de GAA de 3 nm en 2022 y que su "versión de rendimiento" se enviará en 2023.
Actualmente, en términos de fábricas, hay informes de que Samsung podría invertir 654,38+0,7 mil millones de dólares para construir una línea de producción de chips de 3 nm en los Estados Unidos. En términos de clientes, Samsung no reveló específicamente, pero se informa que Qualcomm, AMD y otros clientes importantes de TSMC están interesados en introducir el proceso de 3 nm de Samsung. Sin embargo, como los medios coreanos antes mencionados informaron que Qualcomm ha realizado pedidos OEM para sus procesadores AP de 3 nm a TSMC, los clientes de 3 nm de Samsung siguen siendo un misterio.
Después de que Pat Gelsinger se convirtiera en CEO de Intel el año pasado, el gigante IDM que alguna vez probó las aguas en el campo OEM regresó a este mercado. Al mismo tiempo, también plantearon grandes ambiciones.
En la 18ª reunión de inversores de este mes, el director ejecutivo de Intel, Pat Gelsinger, enfatizó una vez más que el proceso de 2 nm de Intel se producirá en masa en la primera mitad de 2024, antes que TSMC, lo que significa que los dos La competencia entre la oblea El negocio de fundición y TSMC se volverán más intensos en el futuro.
Aunque Intel no reveló mucho sobre el proceso de 3 nm, el informe de investigación de Digitimes del año pasado analizó la densidad de transistores de TSMC, Samsung, Intel e IBM en el mismo nodo de proceso de semiconductores y comparó las densidades de transistores de cada empresa en 10 nm, densidades de transistores en 7 nm, 5 nm, 3 nm y 2 nm.
En cuanto a fábricas, Intel destacó que invertirá 80 mil millones de euros para construir fábricas en Europa. La directora de Intel Alemania, Christin Eisenschmid, reveló en una entrevista que en Europa se producirán chips de 2 nm o menos. Intel considera que los 2 nm son una clave importante para ampliar la capacidad de producción europea y evitar quedarse atrás en la futura competencia de tecnología avanzada.
En términos generales, en el nodo de 3 nm, quién será el ganador final entre TSMC, Samsung e Intel solo puede juzgarse por el tiempo, pero a juzgar por la situación actual, TSMC puede ser un poco mejor.
3 nm ha alcanzado el límite físico de la Ley de Moore. ¿Cómo debería evolucionar en el futuro? Esto se ha convertido en un problema urgente que los investigadores de todo el mundo deben resolver. Actualmente, los investigadores intentan principalmente encontrar soluciones a problemas en los procesos y materiales de los transistores.
Los transistores GAA mencionados anteriormente utilizados por Samsung en el proceso de 3 nm son una buena opción después de 3 nm. GAA diseña la compuerta alrededor del canal, lo que puede reducir el voltaje de drenaje y mejorar el control del canal, que es la clave para reducir los nodos del proceso. Según los informes, TSMC también utilizará transistores de arseniuro de galio en el proceso de 2 nm.
Los nanocables son nanoestructuras con diámetros del orden de nanómetros. Uno de los atractivos fundamentales de la tecnología de nanocables es que exhiben poderosas propiedades eléctricas, incluida una alta movilidad de electrones debido a su eficiente estructura unidimensional.
Recientemente, investigadores de HZDR anunciaron que habían demostrado experimentalmente predicciones teóricas a largo plazo de nanocables bajo tensión. En el experimento, los investigadores crearon nanocables compuestos por un núcleo de GaAs y una cubierta de arseniuro de indio y aluminio. Al final, los resultados mostraron que los investigadores podían efectivamente aumentar la movilidad electrónica de los nanocables aplicándoles tensión de tracción. Se midió que la movilidad relativa de los nanocables no tensados y el GaAs a granel aumentaba aproximadamente un 30%. Los investigadores creen que pueden lograr aumentos más significativos en materiales con mayores desajustes de red.
Recientemente, una patente de Intel sobre "transistores de horquilla apilados" ha atraído la atención de la gente.
Intel dijo que el nuevo diseño de transistor podría eventualmente permitir arquitecturas 3D y CMOS apiladas verticalmente, lo que permite un mayor número de transistores en comparación con los transistores de tres puertas de última generación. En la patente, Intel describe el uso de transistores de nanocintas y películas de germanio, que actuarán como barreras dieléctricas y se repetirán en cada capa de transistores apilados verticalmente, dependiendo en última instancia del número de transistores apilados uno encima del otro.
Se entiende que Intel no es la primera empresa en utilizar este método de fabricación. El grupo de investigación belga Imec propuso este método en 2019. Según los primeros resultados de simulación de celda estándar de Imec, cuando se aplica al nodo de proceso de 2 nm, la tecnología puede aumentar significativamente la densidad del transistor en comparación con los métodos tradicionales de nanochip.
Los transistores de efecto de campo de transferencia vertical (VTFET), anunciados conjuntamente por IBM y Samsung, están diseñados para reemplazar la tecnología FinFET que se utiliza actualmente en algunos de los chips más avanzados. La nueva tecnología apilará los transistores verticalmente, permitiendo que la corriente fluya hacia arriba y hacia abajo por la pila de transistores, en lugar de colocar los transistores planos sobre la superficie de silicio y permitir que la corriente fluya de un lado a otro, que es el método utilizado en la mayoría de los chips hoy en día. .
Según IBM y Samsung, este diseño tiene dos ventajas. En primer lugar, permitiría superar muchas limitaciones de rendimiento y extender la Ley de Moore más allá del umbral de 1 nanómetro. Al mismo tiempo, también se pueden afectar los puntos de contacto entre ellos para aumentar la corriente y ahorrar energía. Dijeron que el diseño podría potencialmente duplicar el rendimiento o reducir el consumo de energía en un 85%.
De hecho, la fabricación de transistores es sólo una parte de la solución a la evolución de los procesos avanzados después de los 3 nm, y el diseño de chips también es muy importante. Se debe minimizar el impacto de la interconexión, el ensamblaje y el empaquetado en el chip en el rendimiento del dispositivo y del sistema.
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Equipo de circuito integrado de oblea, almacenamiento de chips automotrices, embalaje TSMC AI.
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