Tecnología dura: hablemos de la tecnología de empaquetado de bolas de masa multichip de Intel
Desde chips gráficos hasta procesadores x86, AMD ha estado jugando con los módulos multichip (MCM) en los últimos años. Incluso en la generación Zen 2, incluso el "núcleo del procesador (CCD)" y el "controlador de E/S de memoria Northbridge (IoD)" se han dividido y conquistado. Se espera que X3D tenga pilas de paquetes "2.5D" y "3D". se lanzará en el futuro. Esta avanzada tecnología de envasado ha sido durante mucho tiempo un campo de batalla en la industria de los semiconductores.
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¿Por qué se necesita un embalaje multichip? ¿No sería más fácil integrar todas las funciones en el mismo chip? Sin embargo, no existe ningún proceso semiconductor en el mundo que pueda cumplir con "todas las funciones", como lógica digital, E/S, varias memorias, analógica/radiofrecuencia, etc. , y sus características son muy diferentes, por lo que de mala gana fueron "enviados a un montón". O no se pueden fabricar cosas, se sacrifica el rendimiento del producto o algunas funciones son difíciles de optimizar. Tiene sentido que AMD divida el Zen 2 en varios chips con diferentes funciones.
Así, a partir de la década de 1990, los productos empaquetados con múltiples chips eran comunes en el mercado, incluidos procesadores de alto rendimiento familiares para todas las disciplinas. A través de "divide y vencerás", la IP con diferentes funciones se posiciona en el nodo de proceso más apropiado.
Al igual que el Intel Pentium Pro de finales de 1995, ¿será 0,50? El núcleo del procesador P6 del proceso m BiCMOS incluye una caché L2 de 256 kB.
Al mismo tiempo, NexGen (posteriormente adquirida por AMD) Nx586-PF también tendrá versión 0,44? El Nx586 del proceso M y la unidad aritmética auxiliar de punto flotante Nx587 del mismo proceso están empaquetados en el mismo paquete.
En el mercado de servidores de alta gama en 2004, el invencible IBM Power5 concentraba cuatro procesadores Power5 de doble núcleo y cuatro cachés L3 de 36 MB en un enorme módulo de 8 núcleos.
En cuanto a Intel y AMD, no hay necesidad de desperdiciar espacio en la larga lista de "empanadillas de doble relleno" desde 2005 hasta la actualidad. Se entienden todos los temas.
Tomemos la tecnología de empaquetado 2.5D TSMC CowOS (Chip on Substrate) como ejemplo de empaquetado 2.5D que rompe las limitaciones de SiP. En comparación con el SiP (sistema en paquete) "2D" tradicional, la principal diferencia es que el paquete 2.5D está ubicado entre el sustrato SiP y el chip. Insertar un intercalador de silicio y utilizar vías a través de silicio para conectar las capas metálicas superior e inferior supera el problema del cableado difícil en sustratos SiP de alta densidad (como placas de circuito impreso multicapa), limitando así la cantidad de chips.
Una gran cantidad de productos de alta gama que utilizan memoria HBM, desde AMD Vega20, NVIDIA a 100/p 100/v 100, TPU de segunda/tercera generación de Google, FPGA de gama alta de Xilinx, NNP-T1000 de Intel. ( Spring Crest, El procesador de entrenamiento de inteligencia artificial, Habana Gaudi, el nuevo favorito de Intel en inteligencia artificial, chip de conmutación SDN (red definida por software)
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En cuanto al paquete “3D” de TSMC InFO (integrado) Fan-Out), puede reducir el grosor del paquete en un 30%. Incluso después de derrotar a Samsung para hacerse con el procesador A10 del iPhone 7 (desafortunadamente, el autor compró el iPhone 6s con el procesador A9 de Samsung), ha sido la clave para conseguirlo. pedidos de Apple.
Intel camp: 2.5D Emib y 3D Foveros TSMC tiene 2.5D CoWos y 3D InFO, luego, por supuesto, Intel tiene 2.5D EMIB (puente de interconexión de matrices múltiples integrado) y 3D Foveros.
La tecnología clave de EMIB radica en el "puente de silicio" enterrado en el sustrato del embalaje para conectar el troquel. Sus productos representativos son Kaby Lake-G, que está "vinculado" con un núcleo de procesador Intel Kaby Lake, un núcleo de gráficos AMD Vega 20/24 y una memoria HBM de 4 GB, así como su propia FPGA Stratix X.
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Foveros es una verdadera "Junga" 3D, e Intel apila el proceso de 10 nm (P1274) Lakefield Computing chip, chip de E/S del sistema de proceso de 22 nm (P1222) y POP (paquete) "1 núcleo grande y cuatro pequeños".
EMIB+Foveros = Co-EMIB Intel anunció Co-EMIB en julio de 2019. Para decirlo sin rodeos, es fantástico utilizar EMIB para conectar varios paquetes Foveros y seguir apilando el marco de la cama en un solo chip que "integra más funciones".
Odi EMIB y Foveros, que amplían el concepto EMIB, no están exentos de defectos. En particular, aunque estos últimos pueden disfrutar del increíble ancho de banda entre chips (después de todo, todos están apilados "cara a cara"), cómo alimentar la "capa superior" es un gran desafío. Las vías de silicio (TSV) aumentan la resistencia, mientras que al aumentar el número de TSV disminuye la resistencia pero aumenta el área del chip (Intel estima entre un 20 y un 70 %).
Además, "Jenga" también significa que la disipación de calor es difícil, porque el chip presionado bloqueará el camino de conducción del flujo de calor. Ésta es también la razón principal por la que coexisten 2,5D y 3D. Por ejemplo, InFO de TSMC en realidad tiene el costo de "sacrificar algo de rendimiento" y puede no ser adecuado para productos de alto rendimiento.
A su vez, usar EMIB para "aplanar" todos los chips en la misma capa intermedia de silicio puede evitar vías de silicio y problemas de disipación de calor, pero pierde todas las ventajas del empaquetado 3D: capas intermedias de silicio más grandes significan costos más altos.
Como una extensión del concepto EMIB, nació ODI (Omni-Directional Interconnect) para este propósito. Puede usarse tanto para embalaje 2.5D como para embalaje 3D, con menor costo y más fácil de disipar el calor. rendimiento que no se puede lograr con silicio a través de silicio y EMIB (capacidad de transmisión de datos de 1 TB/s por milímetro cuadrado, 0,1 pJ de calor por bit de transmisión de datos). A diferencia de EMIB, que sólo se puede conectar horizontalmente, ODI tiene funciones de cableado "arriba, abajo, izquierda, derecha", lo que llena el espacio entre EMIB y Foveros y proporciona una mayor flexibilidad para la conexión entre muchos chips pequeños en el paquete.
Con ODI, el chip "superior" se puede interconectar horizontalmente con otros chiplets, similar a EMIB, pero los chips inferiores también se pueden conectar a través de vías de silicio, similar a Foveros. Las vías verticales de ODI son mucho más grandes que las vías tradicionales de silicio, lo que puede reducir la resistencia, liberar más área con menos vías de silicio, reducir el tamaño del chip, obtener un mayor ancho de banda, menor latencia y una transmisión de energía más fuerte.
Existen dos tipos principales de aplicaciones ODI, cada una con dos opciones (pilares de cobre o cavidades del sustrato de embalaje).
El primero es conectar el chip superior (ODI tipo 1), lo que evita el apilamiento cercano de los dos chips, lo que es beneficioso para la disipación de calor y tiene la ventaja de gran ancho de banda de Foveros. Conversión de silicio como EMIB. Conecte la placa.
A primera vista, no parece ser diferente de EMIB, pero el siguiente ejemplo de cómo conectar el procesador directamente a la memoria para un funcionamiento eficiente debería hacerte sentir más, y luego podrás adivinar dónde está oculto ODI. .
Si no puede girar la cabeza, piense en el ODI Tipo 1 como un paso elevado entre las Torres Gemelas Petronas en Kuala Lumpur, Malasia, o intente compensar al autor para "hacer un vuelo inalámbrico". salto en bungee" desde arriba.
La segunda aplicación (Tipo 2) coloca ODI completamente debajo del chip para conectar otras unidades funcionales como E/S, memoria o procesadores secundarios (use su imaginación para compensar este enlace perdido).
Las dos arquitecturas de aplicaciones también se pueden mezclar y combinar para lograr un empaquetado de múltiples chips más flexible.
AIB de próxima generación: MDIO se centra a largo plazo en la ciencia de empaquetado y procesos de Intel. Cuando vea MDIO (E/S multichip), es posible que se sienta confundido por un momento y simplemente se rasque la cabeza como el alcalde.
De hecho, en 2017, Intel intentó utilizar EMIB como un "puente de silicio" que conecta chips desnudos, lo llamó "AIB (Advanced Interface Bus)" y le otorgó una licencia pública y gratuita para "construir un ecosistema industrial”. Intel también donó AIB a la Agencia de Proyectos de Investigación Avanzada de Defensa de EE. UU. (DARPA) en 2018 como un estándar de interconexión sin patente para chips pequeños.
MDIO es la próxima generación de AIB, que proporciona una interfaz de capa física SiP estandarizada para EMIB, que puede interconectar múltiples chips pequeños. La velocidad de transmisión de datos del pin se ha aumentado de 2 Gbps a 5,4 Gbps y el voltaje IO se ha reducido de 0,9 V a 0,5 V. La llamada "densidad de ancho de banda" es incluso mejor que la de LIPINCON de TSMC. Pero también sabemos que no importa qué tan buenas sean las especificaciones técnicas en papel, si es conveniente para los clientes importarlas en diseños de productos reales es otra cuestión. Estos detalles pueden ocultar el misterio de la industria de la fundición.
Por supuesto, el concurso de elaboración de bolas de masa todavía está en ascenso, e Intel ha demostrado muestras conceptuales de estas tecnologías de envasado avanzadas muchas veces en eventos públicos pasados. Quizás pronto veamos a Intel y AMD compitiendo en una especie de "competencia elegante de bolas de masa".
La larga lista anterior de palabras escritas y códigos confusos producidos por el colapso del cerebro humano será aún más emocionante si el sujeto añade un informe previo. Escuché que la cantidad de palabras acumuladas en este artículo superó el doble del estándar de la columna de Engadget.
Tecnología dura: perfil de Wang y su origen: proceso de semiconductores Intel
Pero cada vez que pienso en la fábrica de obleas de 18 pulgadas y los equipos de producción relacionados que aún no existen en la tierra, Pienso en las muestras de obleas de 18 pulgadas visitadas en la sede de Intel, y luego miro la crisis de capacidad del proceso de 14 nm de Intel y los problemas de rendimiento del proceso de 10 nm que no se han resuelto durante dos años, y luego pienso en cómo esta empresa logró "Estoy "Lo suficientemente viejo" hace más de diez años. Puede hacerlo solo y liderar la tendencia tecnológica de toda la industria de los semiconductores. No critico severamente a Intel por "¿Por qué no toma la iniciativa para rescatar la producción de obleas de 18 pulgadas?". ¿capacidad?" Lamento mucho estar sentado en el escenario principal de las FDI. Todos los sujetos deben comprender los arduos esfuerzos del autor.
Luego, cuando se trata del X3D de AMD, ya casi es hora de hablar sobre el rumoreado proyecto EHP (ExScale Heterogeneous Processor). Se dice que los dos misteriosos derechos de patente han revelado muchas pistas interesantes, pero esperemos hasta que el autor, Tang Ke, se haya divertido lo suficiente.
Seguimiento de la arqueología del mundo del hardware y exploración de la tecnología Wang Hard