Patente Huawei RRU
El duplexor de la estación base parece ser un filtro de cavidad de acoplamiento de iris, junto con algunas cavidades. El acoplamiento entre entrada y salida es T, que es la parte de conexión del resonador, no el bucle de acoplamiento. La frecuencia se ajusta mediante la capacitancia del condensador. Este filtro es un filtro de paso de banda para señales anchas.
Sería mejor si pudieras ver la velocidad de respuesta del filtro.
Unidad Central de Procesamiento
Las comunicaciones de red son manejadas por la CPU Freescale MPC8321 PowerQUICC2, que funciona a 200 MHz y tiene 2 x 256 MB de RAM Hynix DDR2. Utiliza un controlador PMC QuadPHY de 10 gb para dos entradas/salidas ópticas.
La decodificación y codificación de los flujos de bits individuales ADC y DAC son manejadas por tres FPGA Altera Cyclone III y un controlador Huawei SD6151RBI personalizado.
Las estaciones base de Huawei utilizan procesadores DSP de la serie TMS320 de Texas Instruments para procesar un flujo de un solo bit. TMS320C6410 es un DSP de punto fijo que solo calcula números enteros, y la CPU DSP TMS 320 CT 16482 de 1 GHz calcula números de punto flotante.
Parte receptora de señal
La señal de entrada proviene de dos líneas desfasadas. Primero, utilice el mezclador de conversión descendente SkyWorks sky 73021-11.1.7-2.2 GHz para obtener frecuencias de 2,2 GHz a 550 MHz.
El oscilador local del mezclador de conversión descendente es el ADF4110B de Analog Devices.
Para el aislamiento se utilizan filtros de sierra SIPAT.
Según las diferentes fuentes o tipos de señal, se supone que antes de dividir la línea de señal en una línea 3G ADC o una línea 4G ADC, se utiliza el amplificador de ganancia variable AD8376 del dispositivo analógico.
La conversión de analógico a digital de líneas 3G se realiza mediante el dispositivo analógico AD6655-10, que es un chip de 14 bits y 150 MSPS especialmente diseñado para estaciones base 3G.
Hay algunos componentes en la línea 4G como el conmutador de RF de dominio HSWA+1110 bidireccional, que es un mezclador de doble canal MAX2039E/dowoconversion y un conmutador de RF de dominio HSWA+1110 con período de recuperación adicional, que está fabricado de Compuesto por AD 9230-65438+ de ADI.
Todos los tiempos son manejados por el AD9516-3 de Analog Devices, que es un generador de reloj de 14 salidas con un oscilador local de 2 GHz incorporado.
Sección de transmisión de señal
El flujo de datos de la unidad de Altera Cyclone III FPGA es procesado por dos TxDAC AD9788 de ADI. El MSPS nominal de este dispositivo es 800 de 16 bits.
Para aumentar la frecuencia de la señal a la frecuencia portadora de transmisión, se utilizan dos moduladores de conversión ascendente ADL5375-05 de ADI. Su rango de frecuencia es de 400 MHz a 6 GHz.
La señal se envía luego a través de un filtro de paso de banda con resonador cerámico de cinco etapas.
La fase de la señal se puede cambiar desde la configuración de la tecnología EMC y del transistor y el acoplador híbrido HPJ2F del Laboratorio de RF de Florida.
El preamplificador antes de que la señal se envíe al amplificador de potencia es el amplificador lineal alto Freescale MMG3004NT1, que puede amplificar 17 dB en el rango de 400 mhz ~ 2,2 GHz.
Para controlar la intensidad de la señal, el atenuador por pasos digital MCL 31R5 está ubicado frente al conector de salida. Se trata de un atenuador de 31,5 dB que se puede controlar en pasos de 0,5 dB a través de una interfaz serie de 6 bits.
Amplificador de potencia
El amplificador de potencia utiliza dos etapas. El primer nivel es Infineon PTMA180402FL40W RF LDMOS. Se alimentan dos señales no fase de 90 grados al transistor de etapa de salida NXP bl F6 g 20 ls-140140 w RF LDMOS a través del acoplador híbrido Myolie II XC1900A-03S.
Las salidas se recombinan en el acoplador híbrido Myolie II XC1900A-03S y luego pasan a través del circulador hasta el duplexor.