Preguntas sobre principios de microcomputadoras y tecnología de interfaz (incluidas las respuestas)

Preguntas del examen "Principios de microcomputadoras y tecnología de interfaz" (primer conjunto)

1 Preguntas de opción múltiple (3 puntos cada una, ***30 puntos)

1. La función de 8288 en la computadora compuesta por 8086/8088 es (②).

① Búfer de datos ② Controlador de bus ③ Pestillo de dirección ④ Proporcionar reloj del sistema CLK

2. Instrucción MOV 0283H[BX][SI], el modo de direccionamiento del operando de destino en AX es (②).

① Direccionamiento de registro ② Direccionamiento relativo de índice de dirección base ③ Direccionamiento de dirección base ④ Direccionamiento de índice

3. La dirección base del segmento de una determinada unidad de almacenamiento es 3806H, la dirección de compensación dentro del segmento es 2A48H y la dirección física de la unidad de almacenamiento es (④).

① 4100H ② 3AA08H ③ 3B008H ④ 3AAA8H

3806

2A48

=3AAA8H

4. Cierto chip de memoria tiene 13 líneas de dirección y 8 líneas de datos. La capacidad de almacenamiento de este chip de memoria es (③).

① 15K×8 ② 32K×256 ③ 8K×8 ④ 32K×8

5. La capacidad de un determinado chip de memoria es 2K × 1 bit. Si se usa para formar un grupo de memoria de 16 K × 8 bits, la cantidad de chips utilizados y las líneas de dirección utilizadas para direccionar dentro del grupo son (②).

① 32 piezas, 11 piezas ② 64 piezas, 14 piezas ③ 8 piezas, 14 piezas ④ 16 piezas, 8 piezas

6. El operando fuente de "ADD AX, [BX 8]" es actualmente (②).

① Segmento de pila ② Segmento de datos ③ Segmento de código ④ Segmento de programa

7. DMAC 8237 tiene (②).

① Ocho canales independientes ② Cuatro canales independientes ③ Dos canales independientes ④ Tres canales independientes

El rendimiento principal de DMAC8237A: 1. Hay 4 canales DMA independientes, cada uno Se permite cada canal para abrir o deshabilitar solicitudes DMA, y el modo preestablecido automático se puede controlar de forma independiente. 2. Existen tres métodos de transmisión básicos: transmisión de un solo byte, transmisión de bloques de datos y transmisión de solicitudes. 3. Tiene una función de transferencia de memoria a memoria. 4. Tiene dos tiempos básicos: tiempo normal y tiempo comprimido. 5. La cascada 8257A puede ampliar cualquier número de canales DMA. 6. Existen dos métodos de gestión de prioridades: prioridad fija y prioridad circular. 7. Tiene una alta velocidad de transmisión de datos.

8. La interfaz paralela programable 8255A tiene (①)

① Dos puertos de entrada y salida paralelos de 8 bits (puerto A, puerto B) y dos de 4 bits (4 bits alto y bajo del puerto C).

② Dos puertos de entrada y salida paralelos de 8 bits (puerto A, puerto C) y dos de 4 bits (4 bits altos y bajos del puerto B).

③ Dos puertos de entrada y salida paralelos de 8 bits (puerto B, puerto C) y dos de 4 bits (4 bits alto y bajo del puerto A).

④ Dos puertos de entrada y salida paralelos de 4 bits (Puerto A, Puerto B) y uno de 8 bits (Puerto C).

9.8259 tiene (③) ICW y OCW respectivamente.

① 2, 4 ② 4, 2 ③ 4, 3 ④ 3, 4

8259A tiene 3 palabras de comando de operación OCW1-OCW3 y 4 palabras de comando de inicialización ICW1-ICW4.

10. 8255A tiene 3 modos de trabajo, y los que pueden funcionar con el modo de trabajo 2 son (④).

① Puerto A y Puerto B ② Puerto B y Puerto C ③ Puerto B ④ Puerto A

2 Preguntas de verdadero o falso (2 puntos cada una, ***10 puntos)<. /p>

1． El bus de datos es un bus unidireccional. (Falso) Autobús bidireccional.

2． RAM se refiere a memoria RAM de solo lectura (incorrecta) memoria de acceso aleatorio. Memoria ROM de sólo lectura

3. Hay dos formas en que la CPU intercambia información con el mundo exterior: comunicación síncrona y comunicación asíncrona. (derecha)

4. 8259A tiene 8 niveles de control de prioridad, que se pueden ampliar a 64 niveles de control de prioridad a través de cascada. (Sí)

5. El desarrollo de CPU ha pasado por cuatro generaciones y la tercera generación utilizó tubos semiconductores. Circuito integrado (incorrecto).

3. Preguntas para completar los espacios en blanco (2 puntos por cada espacio en blanco, ***20 puntos)

1. Los nombres de los siguientes bits de bandera en el registro de bandera FR y sus significados cuando son 0 y 1 son respectivamente:

① CF: (bandera de acarreo; 0: sin acarreo 1: hay acarreo);

② IF: (bit indicador de activación de interrupción; 0: protege las solicitudes de interrupción externas enmascarables; 1: permite la aceptación de solicitudes de interrupción externas enmascarables);

2. La dirección física se refiere a (la dirección real de la memoria, la dirección física de una unidad de almacenamiento es única);

3. La ROM en una microcomputadora es (memoria de solo lectura).

5. Generalmente hay cuatro formas de transmitir información entre la CPU y la interfaz, a saber: (incondicional), (consulta), (modo de interrupción) y (modo DMA).

6. En términos generales, 8086/8088 tiene dos tipos de interrupciones (internas) y (externas).

7. El bus se puede dividir en (bus en chip), (bus de chip), (bus interno) y (bus externo) según su ubicación.

8. Las memorias semiconductoras se pueden dividir en dos categorías en términos de funcionalidad: (memoria RAM de acceso aleatorio) y (memoria ROM de sólo lectura).

9. Hay (3) canales de contador independientes de 16 bits en un chip 8253, y cada canal tiene (6) modos de trabajo.

10. MOV AX, el modo de direccionamiento utilizado por el operando de origen en 1234H es: (modo de direccionamiento inmediato), MOV ES, el modo de direccionamiento utilizado por el operando de origen AX: (modo de direccionamiento de registro).

4. Preguntas de respuesta corta (5 puntos cada una, 20 puntos en total)

1. ¿De qué dos unidades de trabajo independientes consta el 8086CPU?

Respuesta: 8086CPU se compone de una unidad de interfaz de bus BIU y una unidad de ejecución EU. Entre ellos, la BIU es responsable de la interfaz con la memoria, es decir, la transmisión de información entre el 8086CPU y la memoria la realiza la BIU. La UE es responsable de la ejecución de la directiva

2. ¿Cuáles son los tiempos básicos en las microcomputadoras? ¿Cuál es la relación entre ellos?

Respuesta: El tiempo básico en las microcomputadoras incluye: ciclo de instrucción; ciclo de reloj; Un ciclo de instrucción consta de varios ciclos de reloj o ciclos de bus. Un ciclo de bus básico consta de cuatro ciclos de reloj. El ciclo de reloj es la unidad de tiempo más pequeña y es el recíproco de la frecuencia principal del microordenador.

3. ¿Qué papel juega 8237 en el sistema? Describa brevemente el proceso de trabajo de 8237.

Respuesta: Función de control DMA, con capacidades de gestión de solicitud, respuesta, transmisión y finalización de DMA.

El proceso de trabajo del 8237 se divide en cuatro etapas:

(1) Solicitud:

(2) Respuesta:

(3) Transmisión:

(4) Fin:

4. Describir el proceso de manejo de interrupciones.

Respuesta: El proceso de procesamiento de interrupciones es: solicitud de interrupción, cola de interrupciones, respuesta de interrupción, procesamiento de interrupciones y devolución de interrupciones.

5. Preguntas de análisis del programa

En el segmento de datos, se almacenan 100 números con signo (16 bits) a partir de la unidad 0500H. Se requiere transferir los números positivos entre ellos a la. unidad a partir de las 1000 H. el área de almacenamiento; los números negativos se transfieren al área de almacenamiento a partir de las 1100 H.

(8 puntos)

XOR DX, DX

MOV SI, 0500H

MOV DI, 1000H guardar positivo

MOV BX, 1100H; almacenamiento negativo

MOV CX, 100

L1: MOV AX, [SI]

PRUEBA AX, 8000H

JNZ L2 ; transferencia negativa L2

MOV [DI], AX

INC DI

INC DI

JMP L3

L2: MOV [BX], AX

INC BX

INC BX

L3: INC SI

INC SI

LOOP L1

HLT

6. Preguntas de aplicación (12 puntos)

Utilice los siguientes chips de RAM para formar la capacidad de almacenamiento requerida. ¿Cuántos chips de RAM? ¿Cuántos conjuntos de chips de RAM se requieren para cada uno? *** ¿Cuántas líneas de direccionamiento se necesitan? ¿Cuántas líneas de direccionamiento se requieren por chip?

(1) chip 512×4, formando una capacidad de almacenamiento de 8K×8 (32, 16, 13, 9)

(2) chip 4K×1, formando un almacenamiento de 64K ×8 capacidad (128, 16, 16, 12)

(3) chip de 1K×8, formando una capacidad de almacenamiento de 32K×8 (32, 32, 15, 10)

"Microcomputadora Preguntas del examen "Principios y tecnología de interfaz"

1. Preguntas de opción múltiple (1 punto por cada pregunta, ***15 puntos)

1. Comando MOV AX, [3070H] El direccionamiento el modo del operando de origen es ( )

A. Direccionamiento indirecto de registro

B. Direccionamiento inmediato

C. Direccionamiento directo

D Direccionamiento indexado

2. Después de que la señal de reinicio sea válida, la dirección de inicio del 8086CPU ( )

A.FFFFFh

B.0FFFFh

C.FFFF0h

D.00000h

3. En el registro de bandera de 8086CPU, el bit de bandera de control ocupa ( )

A.3 bits

B.9 bits

C.4 bits

D.16 bits

4. Apilar El método de trabajo es ( )

A. Primero en entrar, primero en salir

B. Lectura y escritura aleatorias

C. Solo puedo leer pero no escribir

D. El último en entrar, el primero en salir

5. Los métodos de control para la transferencia de datos entre la CPU y los periféricos son ( )

A. Método de interrupción

B. Modo de control de programa

C. Modo DMA

D. Los tres anteriores

6. Supongamos que el formato de datos de la comunicación asincrónica en serie es: 1 bit de parada, 7 datos bits, 1 bit de paridad, 1 bit de inicio, si la velocidad de transmisión

es de 2400 bits/segundo, el número máximo de caracteres transmitidos por segundo es ( )

A.10

>

B. 110 piezas

C. 120 piezas

D. 240 piezas

7. Las señales transmitidas entre la CPU y los dispositivos de E/S son ( )

A. Información de control

B. Información de estado

C. Información de datos

D. Los tres anteriores

8. Si la velocidad de transmisión es 1200 y el factor de velocidad en baudios n=16, la frecuencia del reloj de recepción y transmisión (RxC.TxC) es ( )

A.1MHz

B.19.2KHz

C.20KHz

D.2400Hz

9. En modo DMA, la ruta de entrada de datos periféricos a memoria Sí ( )

A. Periférico→CPU→DMAC→Memoria

B. Periférico→DMAC→Memoria

C. Periférico→Memoria

p>

D. Periféricos → Bus de datos → Memoria

El puerto en 10.8255A que se puede utilizar como puerto de entrada y salida de datos, y también puede proporcionar información de control y señales de estado. es ( )

puerto A.B

puerto B.A

puerto C.C

D. Los tres puertos anteriores pueden controlarse mediante 11.8251A

La función de la palabra (es decir, palabra de modo) es ( )

A. Determinar el formato de datos de 8251

B. Determinar el formato de datos y la transmisión dirección de 8251

C. Determinar cuándo enviará y recibirá 8251

D. Ninguno de los anteriores

12. Cuando la velocidad de transmisión de datos es la misma, la velocidad de transmisión de cadenas síncrona es mayor que la de transmisión de caracteres asíncrona Sí ( )

A. Sin espacios entre caracteres

B. La comunicación entre ambas partes está sincronizada

C. La probabilidad de errores es baja

D. La cantidad total de información de bits adicional es pequeña

13. El propósito de usar caché es ( )

A. Para aumentar la velocidad de la memoria principal

B. Para aumentar la velocidad de transferencia del bus

C. Hacer que la CPU funcione a máxima velocidad

D Ampliar el espacio direccionable

14. La diferencia esencial entre la respuesta de la CPU a las solicitudes de interrupción y la respuesta a las solicitudes de DMA es ( )

A. Control del programa

B. Requiere intervención de la CPU

C. La CPU aún controla el bus cuando responde a una interrupción y abandona el bus cuando responde a DMA

D. Velocidad rápida

15. Usando tres chips 8259A, el grado es ( )

A. Grado 24

B. Grado 22

C. Nivel 23

D. Nivel 21

2. Preguntas para rellenar espacios en blanco (1 punto por cada espacio en blanco, ***20 puntos)

1. Un microordenador consta de cuatro partes: ____________________________________.

2. Entre los 9 bits de bandera de 8086CPU, los que son banderas de estado son _______________________.

3. El ciclo del autobús se refiere a _______________________________.

4. Cuando _______________________________________________, la CPU entra en estado de espera (Tw)

.

5. Cuando un sistema contiene muchas interfaces periféricas, es necesario que haya __________________

______ en el bus de datos para mejorar la capacidad de conducción.

6. Después de que llega la señal de Reinicio, las características del 8086CPU son ________________________________________

.

7. La operación de lectura del bus se refiere a ____________________________.

8. La dirección de entrada de la rutina del servicio de interrupción de software es generada por ____________________.

9. Hay tres direcciones de transmisión de datos de comunicación en serie: __________________.

10.Los componentes básicos del controlador DMA incluyen_________________________.

11. La inicialización del 8251A debe realizarse en el orden de ____________________________.

Las palabras de comando de inicialización de 12.8259A incluyen ____________________________, entre las cuales se debe configurar ______________

_.

13. El vector de interrupción con el código de tipo de interrupción debe almacenarse en _____________ unidades consecutivas. Si su dirección de entrada es

3040:2010, entonces el contenido específico es el siguiente_______________________________<. /p>

.

El chip 14.8253 contiene ____ canales de conteo independientes, que tienen ______ modos de trabajo. Si el reloj de entrada CLK

1 = 1 MHz, el valor de conteo inicial es 500, modo de conteo de código BCD. La salida OUT1 es de onda cuadrada, entonces la palabra de control de este canal durante la inicialización debe ser

_______________________________.

15. Utilice chips SRAM de 2k×8 para formar una memoria de 16K×16. Es necesario tener _______________ chips SRAM, dirección en chip

y generación de señal de selección de chip Las direcciones. son ____________________ bits respectivamente.

3. Explicación del sustantivo (3 puntos por cada pregunta, máximo 15 puntos)

1. Caché

2. Vector de interrupción

3. Módulo bus master

4. Full duplex

5. Stack

4. Preguntas de respuesta corta (***25 puntos)

1. ¿Cuál es el propósito de la estandarización de autobuses? ¿Qué está involucrado? Enumere 1-2 buses del sistema estándar. (5 puntos)

2. Hay un 8253 en un determinado sistema, sus cuatro direcciones de puerto son 310H, 312H, 314H, 316H, la frecuencia de pulso de conteo es

1MHz, BCD conteo de códigos, intente escribir un programa de inicialización con una frecuencia de salida de onda cuadrada de 2 KHz.

(5 puntos)

3. En un sistema compuesto por 8086CPU y 8259A de un solo chip, intente explicar:

(1) ¿Cuáles son las condiciones para que 8086CPU responda a interrupciones enmascarables? ?

(2) En el proceso de respuesta a la interrupción, el 8086CPU ejecuta continuamente dos ciclos INTA. ¿Cuál es su función?

(3) Si se ha programado el 8259A, ICW2=0AH, y si el periférico conectado al extremo IR3 del 8259A emite una solicitud de interrupción, ¿cuál es la dirección de almacenamiento de su

¿vector de interrupción? (15 puntos)

5. Preguntas de aplicación simples (***25 puntos)

1. La Figura 1 muestra las E/S generadas por un decodificador 74LS138 en un sistema de microcomputadora. El circuito de señal de selección del chip del nuevo chip de interfaz O, intenta indicar el rango de direcciones del puerto del chip conectado a Y1 e Y3. (5 puntos)

2. El circuito de interfaz de conversión digital/analógico (D/A) se muestra en la Figura 2. Suponga que la dirección del puerto del 8255A es 300H-303H y que el puerto C funciona en

Modo 0, intente escribir un programa que pueda generar una onda triangular continua desde el extremo de Vout. El programa debe comentarse adecuadamente. (10 puntos)

3. El programa de control para usar 8251A para lograr comunicación serial con periféricos es el siguiente, en el cual la dirección del puerto de control/estado de 8251A es 2F

9H, y la dirección del puerto de datos es 9H 2F8H, 41H es el código ASCII del carácter A, requisitos: (10 puntos)

(1) Leer este programa, agregar comentarios apropiados y explicar las funciones implementadas por el programa;

(2) ) indica el método de control de transmisión de datos entre la CPU y 8251A.

INICIO: MOV DX, 2F9H

MOV AL, 74H

SALIDA DX, AL

MOV AL, 11H

SALIDA DX, AL

L1: MOV DX, 2F9H

ENTRADA AL, DX

Y AL, 01H

JZ L1

MOV DX, 2F8H

MOV AL, 41H

SALIDA DX, AL

HLT

1.8086 La CPU puede encontrar con precisión el código de instrucción a través del registro ______________ y ​​el registro ______________.

En 2.8086, la línea de dirección/datos se multiplexa por división de tiempo Para garantizar la estabilidad de la dirección dentro del ciclo del bus, se debe configurar ___________. Para mejorar la capacidad de conducción del autobús, se debe configurar ____________.

3. El vector de interrupción correspondiente a la interrupción con código de tipo _____________ se almacena en 4 unidades consecutivas a partir de 0000H: 0058H Si el contenido de estas 4 unidades es _______________, entonces la dirección de entrada correspondiente. El programa de servicio de interrupción es 5060H:7080H.

4. La CPU detecta el pin INTR en el último ciclo de reloj de la instrucción. Si el INTR medido es ___________ y ​​el IF es ____________, la CPU responde a la solicitud de interrupción después de finalizar la instrucción actual.

5. Supongamos que el 8251A funciona en modo asíncrono, la frecuencia del reloj del transceptor es 38,4 KHz y la velocidad en baudios es 2400. El formato de datos es 7 bits de datos, 1 bit de parada, paridad par, entonces la palabra de modo del 8251A es _______________.

6. La CPU obtiene la información de estado "listo" u "ocupado/ocupado" del periférico desde __________________ en la interfaz de E/S.

7. SRAM depende de ____________ para almacenar información y DRAM depende de ____________ para almacenar información Para garantizar que el contenido de DRAM no se pierda, se requiere una operación _______________.

8. Cuando el tiempo de lectura de la memoria es mayor que el tiempo requerido por la CPU, para garantizar la coordinación del ciclo entre la CPU y la memoria, es necesario utilizar la señal ____________ para insertar la CPU. en un estado _____________.

9. Las condiciones para que la CPU responda a interrupciones enmascarables son _______________, ______________, _______________.

Cuando 10.8255A funciona en entrada modo 1, indica que el puerto está listo para ingresar datos a la CPU a través de la señal ____________.

11. Supongamos que el contador de 8253 se utiliza para contar eventos externos. Cuando llega a 100, genera una señal de transición. Si el conteo se realiza en modo BCD, la instrucción para escribir el valor de conteo inicial es. MOV AL, _______________ _ Y OUT PORT, AL.

12. Los autobuses se pueden dividir en cuatro tipos según sus funciones y ubicación: __________, ___________, ___________ y ​​___________ RS-232C pertenece al autobús __________.

13. La función del registro de máscara de interrupción IMR en el controlador de interrupción 8259A es ____________________.

14. Existen cuatro métodos de transmisión del controlador DMA: __________, ___________, __________ y ​​_________.

2. Preguntas de opción múltiple (1 punto por cada pregunta, ***15 puntos)

15. El bus que conecta microprocesadores, memorias internas e interfaces de E/S Sí ( )

A. Bus de chip B. Bus externo

C. Bus de sistema D. Bus local

16. Inicie dos operaciones de memoria independientes en sucesión El intervalo mínimo entre ellos se llama ( )

A. Tiempo de acceso B. Ciclo de lectura

C. Ciclo de escritura D. Ciclo de acceso

17. Conexión La memoria en la dirección El rango de 64000h-6FFFFh está compuesto por chips de RAM de 8k×8, que requieren ______ chips.

( )

A.8 cortes B.6 cortes

C.10 cortes D.12 cortes

18. Después de que la señal RESET sea válida, el 8086 La CPU se ejecuta La dirección de la primera instrucción es ( )

A.00000H B.FFFFFH

C.FFFF0H D.0FFFFH

19. Para administrar 64- interrupciones enmascarables de nivel, la cantidad de chips 8259A que deben conectarse en cascada es ( )

chips A.4 chips B.8

chips C.10 chips D.9

20. En la comunicación serie asíncrona, las partes emisora ​​y receptora deben mantener ( )

A. Los relojes de envío y recepción son los mismos B. Los bits de parada son los mismos

C. El formato de datos y la velocidad en baudios son los mismos D. Todo lo anterior es correcto

21. Cuando se usa 8253 como temporizador y contador ( )

A. El Los métodos de conteo utilizados son los mismos B. Los métodos de trabajo son diferentes

C. Esencialmente los mismos D. Temporización de salida Las señales son diferentes

22. Las condiciones necesarias para las operaciones de lectura/escritura en el chip de interfaz programable son ( )

A.RD=0 B.WR=0

C.RD=0 o WR=0 D.CS=0

23. En modo DMA, la relación entre la CPU y el bus es ( )

A. Solo se puede controlar la dirección del Bus B. Aislados entre sí

C Solo se pueden controlar líneas de datos D. Cortocircuitadas entre sí

24. Cuando el 8255A funciona en la salida del modo 1, notifique al dispositivo periférico que la señal para la eliminación de datos es ( )